Dieses Buch stellt eine umfassende Reihe von Techniken vor, die alle
wichtigen Aspekte eines modernen Virtual Prototype (VP)-basierten
Entwurfsablaufs verbessern. Die Autoren legen den Schwerpunkt auf
automatisierte formale Verifikationsmethoden sowie auf fortgeschrittene,
abdeckungsgeleitete Analyse- und Testtechniken, die auf SystemC-basierte
VP und die zugehörige Software (SW) zugeschnitten sind. Die Abdeckung
umfasst auch VP-Modellierungstechniken, die sowohl funktionale als auch
nicht-funktionale Aspekte behandeln, und beschreibt zudem
Korrespondenzanalysen zwischen der Hardware- und VP-Ebene, um die auf
verschiedenen Abstraktionsebenen verfügbaren Informationen zu nutzen.
Alle Ansätze werden ausführlich diskutiert und anhand mehrerer
Experimente evaluiert, um ihre Effektivität bei der Verbesserung des
VP-basierten Entwurfsablaufs zu demonstrieren. Darüber hinaus legt das
Buch einen besonderen Schwerpunkt auf den modernen RISC-V ISA, mit
mehreren Fallstudien, die sowohl Aspekte der Modellierung als auch der
VP- und SW-Verifikation abdecken.